CHƯƠNG 1: BỘ DIỀU KHIỂN LOGIC KHẢ LẬP TRÌNH (PLC)

1.1 PLC-Danh sách câu lệnh (AWL) không có bộ nhớ 

Giả sử một bóng đèn có thể được bật lên khi nhấn công tắc A hoặc B. Đây là mạch điện dây cứng khi mắc hai công tắc thường mở song song vì thế khi A hoặc B đóng thì dòng điện chạy trong mạch từ dương sang âm. Đây gọi là phương pháp hình thang. Theo tiêu chuẩn Mỹ, các công tắc này là những tiếp điểm thường mở.

Hàm này có thể sử dụng với thiết bị phần cứng gọi là cổng logic. Trong bài này chúng ta chỉ xem xét cổng điện tử nhưng với khí nén thực hiện cùng hàm chức năng này bằng không khí thay vì bằng điện.

Ký hiệu châu Âu và Mỹ được biểu thị bên dưới. Nhìn chung ngõ ra của cổng được ký hiệu là Z và có điện khi A hoặc B có điện.

Người ta nói : “sự kiện sẽ xảy ra khi chỉ cần có ít nhất một trong những điều kiện sinh ra nó được thực hiện”. Ðó là cơ sở logic của phép toán OR. Bảng sự thật là cách tốt nhất cho biết chức năng của một cổng logic, cho phép ta thấy được các trạng thái của ngõ ra do sự kết hợp nhiều trạng thái ngõ vào. Ký hiệu "0" (False) và "1" (True) thường được sử dụng trong bảng sự thật. Bảng dưới cho thấy ngõ ra = 1 khi cả A và B = 0.

Có một công cụ khác giúp chúng ta hiểu về những điều này là Đại số Bool. Đây là phương pháp biến đổi từ sang ký hiệu vì thế khi chúng ta nói ngõ ra Z  = 1 đóng khi A hoặc B bằng 1 hoặc Z = 0 khi cả A và B đều bằng 0. Chúng ta viết:

Tín hiệu đầu ra là nghịch đảo của tín hiệu đầu vào. Dữ liệu vào ra: Vào: I0.0: BOOL Ra: Q4.0: BOOL. Cổng sau cho Phương trình Bool

Toán hạng là kiểu dữ liệu BOOL hay địa chỉ bit I, Q, M, T, C, D, L.

 Ngõ ra Z đóng khi ngõ vào A và B đóng. Mạch điện bao gồm hai công tắc mắc nối tiếp theo phương pháp hình thang. Phương trình Bool là Z = A.B . Z = 1 khi A và B = 1. Tín hiệu ra Q4.0 sẽ bằng 1 khi đồng thời tín hiệu I0.0=1 và I0.1=1.

Dữ liệu vào và ra :

Vào: I0.0, I0.1: BOOL

Ra : Q4.0 : BOOL

Ví dụ: Một động cơ kéo băng tải hoạt động khi ấn và giữ đồng thời hai nút ấn S1 và S2:

1.2 Tổng hợp các biểu tuợng logic

Các phương pháp tối thiểu hoá hàm logic

Trong quá trình phân tích và tổng hợp mạch logic, phải quan tâm đến vấn đề tối thiểu hoá hàm logic. Bởi vì, cùng một giá trị hàm logic có thể có nhiều hàm khác nhau, nhiều cách biểu diễn khác nhau nhưng chỉ tồn tại một cách biểu diễn gọn nhất, tối ưu về số biến và số số hạng hay thừa số được gọi là dạng tối thiểu.

Việc tối thiểu hoá hàm logic là đưa chúng từ một dạng bất kỳ về dạng tối thiểu. Tối thiểu hoá hàm logic mang ý nghĩa kinh tế và kỹ thuật lớn, đặc biệt khi tổng hợp các mạch logic phức tạp. Khi chọn được một sơ đồ tối giản sẽ có số biến (thiết bị) cũng như các kết nối (thiết bị) tối giản, giảm được chi phí vật tư cũng như giảm đáng kể xác suất hỏng hóc do số phần tử nhiều.

Ví dụ: Hai sơ đồ hình 1.3a và hình 1.3b đều có chức năng như nhau, nhưng sơ đồ a số tiếp điểm cần là 3, đồng thời cần thêm 1 rơle trung gian p, trong khi đó sơ đồ b chỉ cần 2 tiếp điểm, không cần rơle trung gian.

Thực chất việc tối thiểu hoá hàm logic là tìm dạng biểu diễn đại số đơn giản nhất của hàm và thường có hai nhóm phương pháp là:

­      Phương pháp biến đổi đại số.

­      Phương pháp dùng thuật toán.

Phương pháp tối thiểu hoá hàm logic bằng biến đổi đại số

Ở phương pháp này cần dựa vào các tính chất và các hệ thức cơ bản của đại số Boole để thực hiện tối giản các hàm logic. Nhưng do tính trực quan của phương pháp nên nhiều khi kết quả đưa ra vẫn không khẳng định rõ được là đã tối thiểu hay chưa. Như vậy, đây không phải là phương pháp chặt chẽ cho quá trình tối thiểu hoá. 

Ví dụ: Cho hàm

 Phương pháp tối thiểu hoá hàm logic dùng thuật toán

 Phương pháp dùng bảng Karnaugh

Đây là phương pháp thông dụng và đơn giản nhất, nhưng chỉ tiến hành được với hệ có số biến n ≤ 6. Ở phương pháp này cần quan sát và xử lý trực tiếp trên bảng Karnaugh.  

Quy tắc của phương pháp là: nếu có 2n ô có giá trị 1 nằm kề nhau hợp thành một khối vuông hay chữ nhật thì có thể thay 2n ô này bằng một ô lớn với số lượng biến giảm đi n lần. Như vậy, bản chất của phương pháp là tìm các ô kề nhau chứa giá trị 1 (các ô có giá trị hàm không xác định cũng gán cho giá trị 1) sao cho lập thành hình vuông hay chữ nhật càng lớn càng tốt. Các biến nằm trong khu vực này bị loại bỏ là các biến có giá trị biến đổi, các biến được dùng là các biến có giá trị không biến đổi (chỉ là 0 hoặc l).

Quy lắc này áp dụng theo thứ tự giảm dần độ lớn các ô, sao cho cuối cùng toàn bộ các ô chứa giá trị 1 đều được bao phủ. Cũng có thể tiến hành tối thiểu theo giá trị 0 của hàm nếu số lượng của nó ít hơn nhiều so với giá trị 1, lúc bấy giờ hàm là hàm phủ định.

Ví dụ: Tối thiểu hàm

Lập bảng Karnaugh được như bảng sau. Bảng Karnaugh có 3 biến với 6 mintec có giá trị 1.

Tìm nhóm các ô (hình chữ nhật) chứa các ô có giá trị bằng 1, được hai nhóm, nhóm A và nhóm B.

 Loại bớt các biến ở các nhóm: Nhóm A có biến z = 1 không đổi vậy nó được giữ lại còn hai biến x và y thay đổi theo từng cột do vậy mintec mới A chỉ còn biến z: A = z. Nhóm B có biến x và z thay đổi, còn biến y không đổi vậy mintec mới B chỉ còn biến. Kết quả tối thiểu hoá là: f = a+b = z+.

*Phương pháp Quine Mc. Cluskey

Đây là phương pháp có tính tổng quát, cho phép tối thiểu hoá mọi hàm logic với số lượng biến lớn.

Một số định nghĩa

Đỉnh: là một tích chứa đầy đủ các biến của hàm, nếu hàm có n biến thì đỉnh là tích của n biến.

Đỉnh 1 là đỉnh mà hàm có giá trị bằng 1 .

Đỉnh 0 là đỉnh mà hàm có giá trị bằng 0.

Đỉnh không xác định là đỉnh mà tại đó hàm có thể lấy một trong hai giá trí 0 hoặc 1 .

Tích cực tiểu: là tích có số biến là cực tiểu để hàm có giá trị bằng 1 hoặc không xác định.

Tích quan trọng: là tích cực tiểu mà giá trị hàm chỉ duy nhất bằng 1 ở tích này.

Tối thiểu hoá bằng phương pháp Quine Mc. Cluskey

Để rõ phương pháp hãy xét ví dụ minh hoạ, tối thiểu hoá hàm f(x1,x2,x3,x4) Với Các đỉnh bằng 1 là L = 2, 3, 7, 12, 14, 15 và các đỉnh có giá trị hàm không xác định là N = 6, 13.  Các bước tiến hành như sau:

Bước 1: Tìm các tích cực tiểu

·        Lập bảng biểu diễn các giá trị hàm bằng 1 và các giá trị không xác định ứng với mã nhị phân của các biến theo thứ tự số số 1 tăng dần (bảng 1.10a.

·        Xếp thành từng nhóm theo số lượng chữ số 1 với thứ tự tăng dần. (bảng 1.10b có 4 nhóm: nhóm 1 có 1 số chứa 1 chữ số 1 ; nhóm 2 gồm 3 số chứa 2 chữ số 1 ; nhóm 3 gồm 3 số chứa 3 chữ số 1, nhóm 4 có 1 số chứa 4 chữ số 1). 

·        So sánh mỗi tổ hợp thứ i với tổ hợp thứ i + 1, nếu hai tổ hợp chỉ khác nhau ở một cột thì kết hợp 2 tổ hợp đó thành một tổ hợp mới, đồng thời thay cột số khác nhau của 2 tổ hợp cũ bằng một gạch ngang (ư) và đánh dấu v vào hai tổ hợp cũ (bảng 1.10c). Về cơ sở toán học, ở đây để thu gọn các tổ hợp đã dùng tính chất:

Cứ tiếp tục c ông việc, từ bảng 1.10c chọn ra các tổ hợp chỉ khác nhau 1 chữ số 1 và có cùng vị trí gạch ngang (ư) trong một cột, nghĩa là có cùng biến vừa được giản ước ở bảng 1.10c, như vậy có bảng sau

Quá trình tiếp tục cho đến khi không còn khả năng kết hợp nữa. Các tổ hợp tìm được ở bảng trên là tổ hợp cuối cùng, các tổ hợp này không còn khả năng kết hợp

nữa, đây chính là các tích cực tiểu của hàm đã cho. Theo thứ tự x1x2x3x4, các xk ở vị trí có dấu (ư) được lược bỏ, các xk ở vị trí giá trị 0 được lấy nghịch đảo, các tích cực tiểu trong ví dụ được viết như sau:

0ư1ư (phủ các đỉnh 2, 3, 6, 7) ứng với: x1x3. ư11ư (phủ các đỉnh 6, 7, 14, 15) ứng với: x2x3.  1 1ư ư (phủ các đỉnh 12, 13, 14, 15 ) ứng với : x1x2. 

Bước 2: Tìm các tích quan trọng

Việc tìm các tích quan trọng cũng được tiến hành theo các bước nhỏ. Gọi Li là tập các đỉnh 1 đang xét ở bước nhỏ thứ i, lúc này không quan tâm đến các đỉnh có giá trị không xác định nữa.

Zi là tập các tích cực tiểu đang ở bước nhỏ thứ i.

Ei là tập các tích quan trọng ờ bước nhỏ thứ i.

Với i = 0

Xác định các tích quan trọng Eo từ tập Lo và Zo như sau:

Lập bảng trong đó mỗi hàng ứng với một tích cực tiểu thuộc Zo mỗi cột ứng với một đỉnh thuộc Lo. Đánh dấu "x" vào các ô trong bảng ứng với tích cực tiểu bảng 1.11 (tích x1x3 ứng với các đỉnh 2, 3, 7; tích x2x3 ứng với các đỉnh 7, 14, 5; tích x1x2 ứng với các đỉnh 12, 14, 15 bảng trên.

Xét từng cột, cột nào chỉ có một dấu "x" thì tích cực tiểu (hàng) ứng với nó là tích quan trọng, đổi thành dấu "(x)". Vậy tập các tích quan trọng ở bước này là:

Với i = 1 

Tìm L1 từ Lo bằng cách loại khỏi Lo các đỉnh 1 của Eo

Tìm Z1 từ Zo bằng cách loại khỏi Zo các tích trong Eo và các tích đã nằm trong hàng đã được chọn từ Eo. Khi đã tìm được L1, và Z1, làm lại như bước i = 0 sẽ tìm được tích quan trọng E1.

Công việc cứ tiếp tục cho đến khi Lk = 0.

Trong ví dụ này vì Eo = (x1x3, x1 x2 ) mà các định 1 của x1x3 là 2, 3, 7; các đỉnh 1 của x1, x2 là 12, 14, 15 (bỏ qua đỉnh 6, 13 là các đỉnh không xác định); do đó L1 = 0, quá trình kết thúc. Kết quả dạng hàm tối thiểu chính là tổng của các tích cực tiểu. Vậy hàm cực tiểu là:

Các hệ mạch logic

Các phép toán và định lý của đại số Boole giúp cho thao tác các biểu thức logic. Trong kỹ thuật thực tế là cách nối cổng logic của các mạch logic với nhau (theo kết cấu đã tối giản nếu có).

Để thực hiện một bài toán điều khiển phức tạp, số mạch logic sẽ phụ thuộc vào số lượng đầu vào và cách giải quyết bằng loại mạch logic nào, sử dụng các phép toán hay định lý nào. Đây là một bài toán tối ưu nhiều khi có không chỉ một lời giải. Tuỳ theo loại mạch logic mà việc giải các bài toán có những phương pháp khác nhau. Về cơ bản các mạch logic được chia làm hai loại: 

+          Mạch logic tổ hợp.

+          Mạch logic trình tự.

Mạch logic tổ hợp

Mạch logic tổ hợp là mạch mà đầu ra tại bất kỳ thời điểm nào chỉ phụ thuộc tổhợp các trạng thái của đầu vào ở thời điểm đó. Như vậy, mạch không có phần tử nhớ. Theo quan điểm điều khiển thì mạch tổ hợp là mạch hở, hệ không có phản hồi, nghĩa là trạng thái đóng mở của các phần tử trong mạch hoàn toàn không bị ảnh hưởng bởi trạng thái tín hiệu đầu ra.

Sơ đồ mạch logic tổ hợp như hình sau:

Với mạch logic tổ hợp tồn tại hai loại bài toán là bài toán phân tích và bài toán tổng hợp.

Bài toán phân tích có nhiệm vụ là từ mạch tổ hợp đã có, mô tả hoạt động và viết các hàm logic của các đầu ra theo các biến đầu vào và nếu cần có thể xét tới việc tối thiểu hoá mạch.

 Bài toán tổng hợp thực chất là thiết kế mạch tổ hợp. Nhiệm vụ chính là thiết kế được mạch tổ hợp thoả mãn yêu cầu kỹ thuật nhưng mạch phải tối giản.

Bài toán tổng hợp là bài toán phức tạp, vì ngoài các yêu cầu về chức năng logic, việc tổng hợp mạch còn phụ thuộc vào việc sử dụng các phần tử, chẳng hạn như phần tử là các loại: rơle ư công tắc tơ, loại phần tử khí nén hay loại phần tử là bán dẫn, vi mạch...

Với mỗi loại phần tử logic được sử dụng thì ngoài nguyên lý chung về mạch logic còn đòi hỏi phải bổ sung những nguyên tắc riêng lúc tổng hợp và thiết kế hệ thống.

Ví dụ: Mạch logic tổ hợp như hình

Mạch logic trình tự

Mạch trình tự hay còn gọi là mạch dãy (sequential circuits) là mạch trong  đó trạng thái của tín hiệu ra không những phụ thuộc tín hiệu vào mà còn phụ thuộc cả trình tự tác động của tín hiệu vào, nghĩa là mạch có nhớ các trạng thái.

Như vậy, về mặt thiết bị thì ở mạch trình tự không những chỉ có các phần tử đóng mở mà còn có cả các phần tử nhớ.

1.3 Bộ nhớ chức năng

Bộ nhớ của PLC có vai trò rất quan trọng, bởi vì nó được sử dụng để chứa toàn bộ chương trình điều khiển, các trạng thái của các thiết bị phụ trợ. Thông thường các bộ nhớ được bố trí trong cùng một khối với CPU.  Thông tin chứa trong bộ nhớ sẽ xác định việc các đầu vào, đầu ra được xử lý như thế nào.

Bộ nhớ bao gồm các tế bào nhớ được gọi là bit. Mỗi bit có hai trạng thái 0 hoặc 1. Đơn vị thông dụng của bộ nhớ là K, 1K = 1024 từ (word), 1 từ (word) có thể là 8 bit. Các PLC thương có bộ nhớ từ 1K đến 64K, phụ thuộc vào mức độ phức tạp của chương trình điều khiển. Trong các PLC hiện đại có sử dụng một số kiểu bộ nhớ khác nhau.

Các kiểu bộ nhớ này có thể xếp vào hai nhóm: bộ nhớ có thể thay đổi và bộ nhớ cố định. Bộ nhớ thay đổi là các bộ nhớ có thể mất các thông tin ghi trên đó khi mất điện. Nếu chương trình điều khiển chứa trong bộ nhớ mà bị mất điện đột xuất do tuột dây, mất điện nguồn thì chương trình phải được nạp lại và l-u vào bộ nhớ. Bộ nhớ cố định ngược lại với bộ nhớ thay đổi là có khả năng l-u giữ thông tin ngay cả khi mất điện. Các loại bộ nhớ hay sử dụng trong PLC gồm :

a.         ROM (Read Only Memory)

b.         RAM (Random  Access Memory)

c.         PROM (Programable Read Only Memory)

d.         EPROM (Erasable Programable Read Only Memory)

e.         EAPROM (Electronically Alterable Programable Read Only Memory)

f.          Bộ nhớ flash

Bộ nhớ ROM dùng để nhớ các lệnh điều khiển cơ bản của PLC, không thay đổi nội dung nhớ ngay cả khi mất điện.

Trong số này chỉ có bộ nhớ RAM là bộ nhớ thay đổi, các bộ nhớ khác lưu thông tin trong bộ nhớ khi mất điện. Bộ nhớ RAM thường hoạt động nhanh và dễ dàng nạp chương trình điều khiển ứng dụng cũng như các dữ liệu. Một số bộ nhớ RAM sử dụng pin để lưu nội dung nhớ khi mất điện. Bộ nhớ RAM được sản xuất từ công nghệ CMOS nên tiêu thụ rất ít năng lượng. Các PLC có thể được mở rộng thêm nên bộ nhớ cũng phải tăng thêm. Chương trình điều khiển đơn giản chỉ cần dung lượng bộ nhớ bé, ngược lại các chương trình phức tạp cần bộ nhớ dung lượng lớn.

Bộ nhớ động được sử dụng rộng rãi đó là bộ nhớ RAM (Random Acces Memory). Bộ nhớ RAM hoạt động nhanh và là tạo ra và lưu các chương trình ứng dụng. Để chống lại khả năng mất dữ liệu khi mất điện, các PLC thường sử  dụng  pin.

Bộ nhớ tĩnh ROM (Read Only Memory) là bộ nhớ không bị thay đổi khi dữ liệu nhớ khi tắt nguồn hoặc mất điện. Bộ nhớ ROM dùng để nhớ các lệnh cơ bản và các hàm toán học của PLC. EEPROM (Ellectrically Erasable Programable Read Only Memory) là bộ nhớ tĩnh có khả năng xoá bằng lập trình lại. EEPROM dùng để ghi chương trình ứng dụng.

            Người sử dụng có thể truy cập vào hai vùng nhớ của PLC là vùng nhớ chương trình và vùng nhớ dữ liệu. Vùng nhớ chương trình là nơi chứa chương trình điều khiển ứng dụng, các chương trình con và các lỗi của chương trình. Vùng nhớ dữ liệu lưu trữ các dữ liệu liên quan đến chương trình điều khiển như dữ liệu vào/ra; giá trị đầu, giá trị tức thời và giá trị cuối của bộ đếm lệnh hay bộ đến thời gian; các hằng số và các biến của chương trình điều khiển.

Hai vùng nhớ này được gọi là bộ nhớ dành cho người sử dụng. Bộ xử lý tín hiệu còn có bộ nhớ hệ thống dùng để ghi các dữ liệu trung gian trong quá trình thực hiện các phép tính, các lệnh của chương trình và phối hợp giữa chúng; quét các dữ liệu vào và gửi cá dữ liệu ra mới đến mô đun ra. Bộ nhớ hệ thống do nhà sản xuất lập trình từ khi xuất xưởng nên không thể thay đổi được và người sử dụng cũng không thể truy cập được. 

1.4 Tác dộng với suờn xung

Các lệnh logic tiếp điểm làm việc với các giá trị 0 và 1 với thành phần sau. Giá trị 1 thể hiện trạng thái tích cực và giá trị thể trạng thái không tích cực. Kết quả của các phép toán logic giữa các giá trị 0 và 1 sẽ được gọi là RLO (Result of Logic Operation). Một số thành phần logic.

Ngoài ra, còn có các thành phần dùng gán giá trị có điều kiện vào RLO như sau:

Các thành phần nhận biết chuyển sự trạng thái của RLO:

Các phép logic cơ bản:

Lệnh Gán:

Các lệnh gán có điều kiện:

Các lệnh nhận sườn tín hiệu:

1.5 Hàm thời gian trong PLC.

Timer 

S7 – 300 có 5 loại Timer được khai báo bằng các lệnh:

  SD: Trễ theo sườn lên không có nhớ.

  SS: Trễ theo sườn lên có nhớ.

  SP: Tạo xung không có nhớ

  SE: Tạo xung có nhớ

  SF: Trễ theo sườn xuống.

Trễ theo sườn lên không có nhớ ư SD ( On Delay Timer)

­      Khai báo tên Timer: T0, T1, ..v.v…

­      Độ phân giải Timer: Có các độ phân giải là ms, s ( giây), m ( phút), h ( giờ). 

­      Câu lệnh: S5T#giờH_phútM_giâyS_miligiâyMS.

­      Giải thích lệnh: Khi có tín hiệu Enable =  1 ( hay khi có sườn lên của tín hiệu Enable đồng thời tín hiệu vào bằng 1)  ngay sau đó giá trị PV (Put Value) chuyển vào thanh ghi T – word (CV). Trong khoảng thời gian trễ T – bit có giá trị 0. Khi hết thời gian trễ T – bit có giá trị bằng 1.

Khi tín hiệu vào bằng 0, T –bit và T – word cũng nhận giá trị 0.

Ví dụ: Khi I0.1 chuyển  chế độ từ 0 lên “1” ( I0.1 = 1) thì sau khoảng thời gian trễ T = 100ms thì T0 =1.

Trễ theo sườn lên có nhớ ư SS ( Retentive On Delay Timer)

­      Khai báo tên Timer: T0, T1, ..v.v…

­      Độ phân giải Timer: Có các độ phân giải là ms, s ( giây), m ( phút), h ( giờ). 

­      Câu lệnh: S5T#giờH_phútM_giâyS_miligiâyMS.

­      Giải thích lệnh: Khi có tín hiệu Enable =  1 ( hay khi có sườn lên của tín hiệu Enable đồng thời tín hiệu vào bằng 1)  ngay sau đó giá trị PV (Put Value) chuyển vào thanh ghi T – word (CV). Trong khoảng thời gian trễ T – bit có giá trị 0. Khi hết thời gian trễ T – bit có giá trị bằng 1.

­      Timer SS chỉ bị tác động đầu vào khi tín hiệu Enable ON,  không ảnh hưởng của tín hiệu khi chuyển trạng thái từ “1” xuống “0” do dó cần Reset lại Timer bằng lệnh Reset.

Ví dụ:  Khi tín hiệu I0.2 chuyển trạng thái từ “0” lên “1” thì sau khoảng thời gian T = 10s thì T1 ON ( mức 1).  Khi T1 đã ON thì nó không bị ảnh hưởng của tín hiệu Enable nữa mà sẽ giữ trạng thái 1. Do đó cần có lệnh Reset Timer ở Network 3 để trả Timer lại trạng thái OFF.

Timer tạo xung không có nhớ ( Pulse Timer – SP)

­      Khai báo tên Timer: T0, T1, ..v.v…

­      Độ phân giải Timer: Có các độ phân giải là ms, s ( giây), m ( phút), h ( giờ). 

­      Câu lệnh: S5T#giờH_phútM_giâyS_miligiâyMS.

­      Giải  thích lệnh: Khi có tín hiệu Enable =  1 ( hay khi có sườn lên của tín hiệu Enable đồng thời tín hiệu vào bằng 1)  ngay sau đó giá trị PV (Put Value) chuyển vào thanh ghi T – word (CV). Trong khoảng thời gian T – bit có giá trị 1. Khi hết thời gian đặt T – bit có giá trị bằng 0.

Khi có tác động Enable chuyển mức “0” lên “1” thì Timer SE sẽ tạo ra chuỗi xung:

ü  Nếu thời gian I0.4 ON > thời gian đặt của T3 thì T3 = 10s.

ü  Nếu thời gian I0.4  ON < thời gian đặt của T3 thì T3 = Thời gian ON của I0.4

Timer tạo xung có nhớ ư SE ( Extended Pulse Timer)

­      Khai báo tên Timer: T0, T1, ..v.v…

­      Độ phân giải Timer: Có các độ phân giải là ms, s ( giây), m ( phút), h ( giờ). 

­      Câu lệnh: S5T#giờH_phútM_giâyS_miligiâyMS.

Giải thích lệnh: Khi có tín hiệu Enable =  1  ( hay khi có sườn lên của tín hiệu Enable đồng thời tín hiệu vào bằng 1)  ngay sau đó giá trị PV (Put Value) chuyển vào thanh ghi T – word (CV). Trong khoảng thời gian T – bit có giá trị 1. Khi hết thời gian đặt T – bit có giá trị bằng 0.

            Khi có tác động Enable chuyển mức “0” lên “1” thì Timer SE sẽ tạo ra chuỗi xung có thời gian bằng giá trị thời gian đã đặt bất chấp khi I0.5 chuyển trạng thái OFF.

BÀI TẬP ỨNG DỤNG

Ví dụ : Khi I0.5 chuyển trạng thái từ 0 lên 1 thì Timer T4 sẽ tạo ra chuỗi xung có thời gian cố định là 10s. cho dù I0.5 đã OFF.

Hướng dẫn:

Timer trễ theo sườn xuống

­      Khai báo tên Timer: T0, T1, ..v.v…

­      Độ phân giải Timer: Có các độ phân giải là ms, s ( giây), m ( phút), h ( giờ). 

­      Câu lệnh: S5T#giờH_phútM_giâyS_miligiâyMS.

­      Giải thích lệnh: Khi có tín hiệu Enable=1 ( hay khi có sườn lên của tín hiệu Enable đồng thời tín hiệu vào bằng 1 ) thì Timer ON. Khi tín hiệu Enable chuyển trạng thái từ “1” xuống “0” thì  sau khoảng thời gian PV đã được nạp vào T – word thì Timer OFF theo.

Bài tập 1: T5 ON khi I0.6  chuyển trạng thái từ “0” lên “1”. Khi I0.6 OFF thì sau khoảng thời gian 10s thì T5 OFF.

Bài tập 2:

Bài toán cánh tay máy: gắp vật ở vị trí A, thả vật ở vị trí B

Yêu cầu:

1.      Lựa chọn trang bị điện từ hình vẽ trên

2.      Lập sơ đồ GRAFECT cho điều khiển cánh tay máy

3.      Cấu hình đầu vào /ra cho PLC

4.      Kết nối thiết bị ngoại vi cho PLC

5.      Lập chương trình điều khiển cánh tay máy.